VHDL-Grundlagen: Design und Syntax
Allgemeines
Design:
- CAD (Computer-Aided Design)
- Simulation
- EDA (Electronic Design Automation)
Grundlegende Design-Einheiten:
- Entity: Definiert die Schnittstelle eines Blocks.
- Architektur: Beschreibt das Verhalten oder die Struktur des Designs.
- Pakete: Enthalten Deklarationen für die Wiederverwendung.
- Signale und Variablen: Speichern und übertragen Daten.
- Anweisungen: IF, ELSE, CASE (für bedingte Logik).
Entity-Deklaration
Die Entity zeigt an, was das Design ist, und definiert die Schnittstelle, ohne das Verhalten zu definieren.
Beispiel:
ENTITY Beispiel IS PORT ( -- Eingänge -- Ausgänge -- I/O -- Puffer ); END Beispiel;
ENTITY Ejem1 IS PORT ( a, b: IN BIT; s: OUT BIT; ); END Ejem1;
ENTITY MUX1 IS
PORT (
Data: in bit_vector (3 downto...